触发器功能测试实验报告总结(触发器功能及应用实验报告)
利用触发器设计时序逻辑电路实验内容是什么
￥
5
百度文库VIP限时优惠 现在开通,立享6亿+VIP内容
立即获取
触发器-时序逻辑电路实验报告
专业：
姓名：
学号：
日期：2010.5.19
地点：东三306 B-1
实验报告
课程名称：数字电子技术基础实验 指导老师：樊伟敏 成绩：__________________
实验名称：触发器应用实验 实验类型：设计类 同组学生姓名：__________
第 1 页
鼎阳示波器-广泛测试和教学场景方案
鼎阳数字示波器广泛应用于消费电子，通信，汽车电子，教育等领域，测试和教学方案丰富，产品涵盖入门级到高级系列，多种价格方案选择，进入鼎阳网站，在线选型报价
点击立即咨询，了解更多详情
咨询
鼎阳科技 广告
一、实验目的和要求（必填） 二、实验内容和原理（必填）
三、主要仪器设备（必填） 四、操作方法和实验步骤
五、实验数据记录和处理 六、实验结果与分析（必填）
七、讨论、心得
一、实验目的
1. 加深理解各触发器的逻辑功能，
第 2 页
掌握各类触发器功能的转换方法。
2. 熟悉触发器的两种触发方式（电平触发和边沿触发）及其触发特点。
3. 掌握集成J-K触发器和D触发器逻辑功能的测试方法。
4. 学习用J-K触发器和D触发器构成简单的时序电路的方法。
5. 进一步掌握用双踪示波器测量多个波形的方法。
二、主要仪器与设备
第 3 页
实验选用集成电路芯片：74LS00（与非门）、74LS11（与门）、74LS55（与或非门）、74LS74（双D触发器）、74LS107（双J—K 触发器），GOS-6051 型示波器，导线，SDZ-2 实验箱。
三、实验内容和原理
1、D→J-K的转换实验
①设计过程：J-K 触发器和D触发器的次态方程如下：
J-K 触发器：， D触发器：Qn+1=D
第 4 页
若将D 触发器转换为J-K触发器，则有：。
②仿真与实验电路图：仿真电路图如图1所示。操作时时钟接秒信号，便于观察。
图1
③实验结果：
J
K
Qn-1
Qn
功能
保持
1
1
1
置0
1
1
1
1
翻转
1
1
1
置1
1
1
第 5 页
2、D 触发器转换为T’触发器实验
①设计过程：D 触发器和T’触发器的次态方程如下：
D 触发器：Qn+1= D ， T’触发器：Qn+1=!Qn
若将D 触发器转换为T’触发器，则二者的次态方程须相等，因此有：D=!Qn。
②仿真与实验电路图：仿真电路图如图2 所示。操作时时钟接秒信号。
第 6 页
图2
③实验结果：发光二极管按时钟频率闪动，状态来回翻转。
3、J-K→D的转换实验。
①设计过程：J-K 触发器和D触发器的次态方程如下：
J-K 触发器：， D触发器：Qn+1=D
图3
若将J-K触发器转换为D触发器，则二者的次态方程须相等，因此有：
第 7 页
J=D，K=!D。
②仿真与实验电路图：
如图3所示。
③实验结果：符合D触发器的功能，D=1，发光二极管亮，Q=1;D=0,发光二极管不亮，Q=0。
4、J-K→T′的转换实验。
①设计过程：J-K 触发器和T’触发器的次态方程如下：
J-K 触发器：， T’触发器：Qn+1=!Qn
第 8 页
若将J-K 触发器转换为T’触发器，则二者的次态方程须相等，因此有：J=K=1
②仿真与实验电路图：仿真与实验电路图如图4所示。
图4
第 9 页
③实验结果：符合T′触发器的功能，发光二极管按时钟频率闪动，状态来回翻转。
5、用双D触发器设计一个单发脉冲发生器。
（1）手动单次脉冲发生器的测试：手控脉冲接逻辑开关，系列脉冲为秒脉冲信号，两个D 触发器的输出分别接发光二极管。
①实验原理：手动提供一个脉冲，此时第一个D触发器的输出为高电平，经过一个cp脉冲后，由于第二
第 10 页
个D触发器的输入是第一个D触发器的输出，所以其输出也为高电平，Q非为低电平，第一个触发器立刻置零，经过一个cp脉冲的时间，第二个触发器的输出也为低电平，数码管熄灭，亮的时间为一个cp脉冲的时间间隔。
②实验电路：实验电路图如图5 所示。
图5
图6
第 11 页
③实验结果：当手控脉冲输出一个脉冲信号时，单次脉冲发生器的输出端的输出一个秒脉冲信号。
（2）用示波器观察单次脉冲发生器工作状态：手控脉冲和系列脉冲都接1kHz 信号，用示波器观察CP、Q1、Q2 的波形。
①实验电路：实验电路图如图6所示。
②用示波器观察得到的实验波形如图7所示。
第 12 页
(a) CP端与Q1端波形图 (b) Q1端与Q2端波形图
整理上述两幅实拍波形图，绘制出CP、Q1、Q2 的波形如下图所示。
第 13 页
6、用D触发器设计一个4位移位寄存器电路并进行实验（移位寄存器要求能实现串行输入，并行输出与串行输出两种方式。
①设计过程：D触发器的输入为前一个触发器的输出，并且所有触发器使用同一个CP脉冲，串行输入的数据是从第一个D触发器输入。
第 14 页
②仿真与实验电路图：仿真与实验电路图如图7所示。
图7
③实验结果：4位数据实现了移位的并行和串行输出。
7、用J-K触发器设计一个双向时钟脉冲产生电路并进行实验
①设计过程：首先把J-K触发器设计成一个T’触发器，输出的结果和结果的非再与cp脉冲求与，就能实现双向时钟脉冲频率相同，相位不同。
第 15 页
②仿真与实验电路图：仿真与实验电路图如图8所示。
③实验结果：得到的双向时钟脉冲波形如图9。
图8
图9
第 16 页
8、用两片74LS74（4个D触发器）实现四路竞赛抢答器电路。输入为四个按钮S4S3S2S1、总清零端、10kHz时钟脉冲。输出为4路分别连接到LED指示灯。
①设计过程：4个D触发器总清零端接在一起，实现同时清零，并且不受cp脉冲的影响，没有抢答时，取4个D触发器输出的非，四个输出求与，得到的结果与cp脉冲求与，由于四个输出都为1，cp脉冲可以顺利加入四个触发器，当一个人抢答时，输出的非是0，四个输出求与
第 17 页
为0，阻止了cp脉冲的再次加入，此时改变其他D触发器的状态，都不能改变触发器的输出。实验要求cp脉冲的频率要比较高。
②仿真与实验电路图：仿真与实验电路图如图10所示。
图10
③实验结果：实现了抢答器的功能。
第 18 页
四、实验收获
1. 实验前应检查芯片的逻辑功能。接线时按照引脚功能逐步连接，线的颜色最好有所区分便于识别。
2. 该实验中，应注意触发器不用的清零、置数管脚都要接上相应的电平，防止影响触发器的功能。
3. 测试电路功能时，如果用电平指示器（发光二极管）观察，CP脉冲采用0.5s、1s脉冲信号或用逻辑开关，如果用示波器观察，CP脉冲采用1KHz。
第 19 页
4. 由于实验箱上1Hz、1KHz信号驱动能力有限，可在1KHz信号后接非门以增强驱动能力。
第 20 页
百度文库
搜索
利用触发器设计时序逻辑电路实验内容是什么
继续阅读本文档
APP内免费读全文
免费读触发器-时序逻辑...全文
APP
打印
导出为WORD
导出为PDF
发送至微信
版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领
页数说明：当前展示页数为百度文库重新排版后结果，原始文档共6页
相关文档
数字电路实验报告-触发器的基本逻辑功能
1051阅读 为你优选免费获取全文
实验4 时序逻辑电路的设计与测试
2228阅读免费获取全文
时序逻辑电路实验报告
1623阅读 宝藏文档免费获取全文
实验五 时序逻辑电路实验报告 计数器
2776阅读免费获取全文
触发器与时序逻辑电路
1114阅读免费获取全文
触发器-时序逻辑电路实验报告
6769阅读
时序逻辑电路实验报告
2847阅读
实验五 时序逻辑电路实验报告
2.9万阅读
数电实验 时序逻辑电路
3808阅读
查看更多
为您精选
触发器-时序逻辑电路实验报告
会员文档161篇
人气好文
数字电路实验报告-触发器的基本逻辑功能
1051人阅读
实验4 时序逻辑电路的设计与测试
2629人阅读
热门TOP
时序逻辑电路实验报告
1623人阅读
实验五 时序逻辑电路实验报告 计数器
1000人阅读
立即开通VIP
基于你的浏览为你整理资料合集
利用触发器设计时序逻辑电路实验内容是什么
文件夹
时序逻辑电路实验报告 - 百度文库
3.9分 2623阅读 85%用户都在看
时序逻辑电路测试及研究 实验报告(有数据) - 百度文库
3.9分 2.3万阅读 近期下载量飙升
触发器时序逻辑电路实验报告参考模板_图文 - 百度文库
4.3分 1129阅读
剩余10篇精选文档
APP内一键获取全部合集
2304人已获取
工具
收藏
APP获取全文
获取文档
下一篇
求《触发器及其应用》实验报告 范本 实验目的如下
1.掌握基本RS、JK、D和T触发器的逻辑功能能2.掌握集成触发器的使用方法和逻辑功能的测试方法3.熟悉触发器之间相互转换的方法实验报告1.列表整理各类触发器的逻辑功能2.总结观察得波形，说明触发器的触发方法3.体会触发器的应用
多谐振荡器工作时，两个三极管的工作状态是怎样的？发光二极管的亮与灭状态分别对应三极管的哪个工作状态
CPLD及电子CAD实验报告
姓名：** 同组者:**
对MAX+PLUS II的应用和操作上有了一定的理解和掌握，以下就是我在一些资料上了解到的一些关于CPLD及电子CAD这门课的理论知识及对本次实验报告的总括:
（一）、MAX+plusⅡ是一 种 与 结构 无 关 的全 集 成化设计环境 ，使设计者 能对 Altera的各 种 CPLD系列方便地进行设 计输入 、快速 处理 和器件 编 程．MAX+plusII开发 系统 具有强大 的处理能力 和高 度 的灵活性．其主要优点 ：与结构无关 、多平 台 、丰富 的设计库、开放的界面 、全 集成 化 、支持 多种 硬件 描述 语 言(HDL)等 ．设 计 流 程 数 字 系 统 的 设 计 采 用 自顶 向下 、由粗 到 细 ，逐步分解的设计 方法 ，最 顶层 电路是指 系统的整体要求最下层是具体 的逻 辑 电路 的实现。设计 输入．MAX+plus I1支持 多种设计输入方 式 ，如 原 理图 输 入 、波 形 输 入 、文 本 输 入 和 它 们 的混 合输 入 ．设计 处 理 ． 设计检查。器 件 编 程 ． 系统 仿 真。系统设 计之 后还要 进 行仿 真．本 系统 采用 MAX7000S系列 CPLD芯 片 ， 应 用 M AX+plus lI对 各 种 文 件 从 底 层 到 顶 层 逐 个 编译 ，再进行逻辑仿真．仿 真之 后 通 过 MAX+ plus lI的 Programmer下载 到可编程芯片上便完 成设计．
（二）、经过对《CPLD及电子CAD》这门课程的学习，并在老师的辅导和帮助下，我们成功地完成了五个基本实验以及综合实验“数字钟的设计”。
实验报告分七部分：实验一总结，实验二总结，实验三总结，实验四总结，实验五总结，综合实验总结，及总的学习体会。
实验一：3—8译码器
一、实验目的：
1．通过一个简单的3—8译码器的设计，让学生掌握组合逻辑电路的设计方法；
2．初步了解EPLD设计的全过程，初步掌握Altera软件的使用；
3．掌握组合逻辑电路的静态测试方法。
二、实验内容：
利用MAX+plus II设计软件来实现3—8译码器的设计，并通过设计对软件进行初步的操作和认识。用MAX+plus II。用MAX+plus II编译一个项目前，必须确定一个设计作为当前项目。对于每个新的项目应该建立一个单独的子目录，当指定设计项目名称时，也就同时指定了保存该设计项目的子目录名。其步骤为：
1、指定设计项目名称；
2、选择器件；
3、建立新文件。
设计的输入：
1、放置一个器件在原理图上；
2、添加连线到器件的管脚上；
3、保存原理图。
设计项目的编译：在底层图编辑器中观察适配结果以及管脚的重新分配、定位，编译后可通过模拟一个项目来证明它的功能是正确的。
三、实验数据表：
1、电路图
3—8译码器
2、2、波形图：
3、编译成功：
四、实验小结：
在验证译码器的功能的同时也对软件有了进一步的了解，刚开始做有一些不熟练，有一些不太适应，编译完成后，画出的波形也是正确的，但在下载到器件时却出现了问题，虽然显示下载成功但器件上没有显示，经过反复检查终于弄清了原来是器件的模式选择错误。总的来说本次实验还是成功的。
实验二：组合电路
一、实验目的：
1、掌握组合逻辑电路的设计方法；
2、加深对CPLD设计过程的了解，并比较原理图输入和文本输入的优劣。
二、实验内容：
1、设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于5时，判别电路输出为1，反之为0。
实验电路：
2、设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。
3、设计一个优先排队电路，其排队顺序如下：
A=1 最高优先权
B=1 次高优先权
C=1 最低优先权
要求输出最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。
AHDL设计输入：
SUBDESIGN t2_1
( d0,d1,d2,d3:INPUT;
out: OUTPUT; )
BEGIN
IF( (d3,d2,d1,d0) = 5 ) THEN
out=VCC;
ELSE
out=GND;
END IF;
END
三、实验数据表：
1、
2、
3、
4、
四、实验总结：
本次实验是可以通过VHD语言实现的，在次我们又接触了一种新的语言，可以实现电路设计的语言，对于一种设计，首先要有思路，在思路的引导下，用一定的媒介来实现自己的思路与想法，对自己的设计进行检验。
实验三 触发器功能模拟
一、实验目的：
1、掌握触发器功能的测试方法；
2、掌握基本RS触发器的组成及工作原理；
3、掌握集成JK触发器和D触发器的逻辑功能及触发方式。
二、实验内容：
1、将基本RS触发器，集成J-K触发器，D触发器同时集成在一个CPLD芯片中模拟其功能，并研究其相互转化的方法。
2．输入信号Sd、Rd对应的管脚接按键开关，CLK接时钟源（频率0.5Hz）；输入信号J、K、D、R、S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED指示灯。
将实验结果填入下表：
表1 RS触发器：
Rd Sd Q NQ
0 1 0 1
1 0 1 0
1 1 不变
0 0 不定
表3 JK 触发器：
J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
表4 D触发器：
D CLK Rd Sd Q NQ
* * 1 0 1 0
* * 0 1 0 1
1 0——1 1 1 1 0
0 0——1 1 1 0 1
* 0 1 1 Q0 NQ0
三、实验数据表：
四、实验小结
实验十四 计数器及时序电路
一、实验目的：
1．了解时序电路的经典设计方法（D触发器和JK触发器和一般逻辑门组成的时序逻辑电路）；
2．了解通用同步计数器，异步计数器的使用方法；
3．了解用同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法；
4．理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器；
5，了解同步芯片和异步芯片的区别。
硬件需求：
主芯片Altera EPF10K1004－4，时钟， 4位八段数码管。
二、实验内容：
用D触发器设计异步四位二进制加法计数器：
实验内容中的6个实验均要通过实验十三的“扫描显示电路”内容进行显示，具体 连线根据每个实验内容完成时的管脚化分和定义，同相应的输入、输出接口功能模块相连，扫描模块的连接参考实验十三。
三、实验数据表：
四．实验小结：
而根据 VHDL语言可以设计任意进制的计数器。这
次实验为后面数字钟的设计打下基础，即设计出24进制，60进制，100进制的计数器。
实验五：原理图及PCB设计
一、实验目的：
1．初步掌握PROTE199软件的使用。
2．了解由555组成多谐振荡器，555组成单稳态触发器。
二．实验内容：
(1)设计电路原理图,包括(装入元器件库,放置及调整元器件位置,编辑元器件属性,绘制原理图)
(2)电路图的后期处理,包括(检查电路原理图,电路原理图的修饰)
(3)设计印制电路板
(4)生成各种电路原理图报表文件,(主要是生成网络表文件).
打开软件protel99，建立一个新的文件，将所用到的文件引入左侧区中。在工作区内将由555组成的多谐振荡器的电路图。多谐振荡器的工作原理如下：当工作电源接通后，通过R1、R2对电容C1充电，当VC上的电压上升到2/3V1时，RS触发器复位，输出为0，同时，内部放电三极管导通，C1通过R2、T（555内部）放电，当VC下降到1/3V1时，RS触发器置位，输出为1。实验电路图如下：
三．实验数据表：
四．实验小结
经过和原生成的比较可以看出结果是正确的。
实验六：数字钟（综合实验）
一、设计任务（数字钟的功能）：
1．具有时、分、秒、计数显示功能，以24小时循环计时；
2．具有清零，调节小时、分钟功能；
3．具有整点报时功能，整点报时的同时LED灯花样显示。
扩展部分：在基础功能上添加以下几个功能：秒表，倒计时和闹钟。
目的是：掌握多位计数器相连的设计方法；掌握十进制，六进制，二十四进制计数器的设计方法；继续巩固多位共用级扫描显示数码管的驱动及编码；掌握扬声器的驱动；LED灯的花样显示；掌握EPLD技术的层次化设计方法。
而且需要以下硬件条件：1，主芯片 EPF10K10LC84－4；
2 ，8个 LED灯；
3，扬声器；
4，8位八段扫描共阴极数码显示管；
5，三个按键开关（清零，调小时，调分钟）
二、实现方案：
把整个实验分成如下电路模块：
1．时钟计数： 秒——60进制BCD码计数：
分——60进制BCD码计数：
时——24进制BCD码计数：
模块说明：
各种进制的计数及时钟控制模块（ 10进制、 6进制、 24进制）；
同时获个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。
2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。
3.具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
4.计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时
5.LED灯按个人爱好在整点时有花样显示信号产生。
三、实现设计过程：.
秒个位计数单元为10进制计数器，无需进制转换，我们采用的是VHDL语言编程实现的.
秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器的程序稍微修改为6进制计数器
分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Q3作为向上的进位信号应与分十位计数单元的CPA相连，分十位计数单元的Q2作为向上的进位信号应与时个位计数单元的CPA相连。
时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行
24进制转换.
1、十进制BCD码计数器
library ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_signed.all;
ENTITY c6 IS
port(clk,clr : in std_logic;
q : out std_logic_vector(2 downto 0));
end c6;
architecture one of c6 is
signal count :std_logic_vector(2 downto 0);
begin
process(clk,clr)
begin
if clr='1' then
count="000";
elsif clk'event and clk='1' then
if count="1001" then
count="000";
else
count=count+1;
end if;--for count
end if; --for clr
end process;
q=count;
end ;
2、二十四进BCD制码计数器：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY count IS
port( clk,clr,count_en : in std_logic;
dout1,dout2 : out std_logic_vector(3 downto 0);
car:out std_logic);=count2+'1';
end if;
if count2="0010"and count1="0011" then
count2="0000";car='1';
else car='0';
end if;
end if;
end if;
end process;
dout1=count1;dout2=count2 ;
end;
3、六十进制计数器：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_UNSIGNED.all;
entity c60 is
port(clk,clr,count_en:in std_logic;
dout1,dout2:out std_logic_vector(3 downto 0);
car:out std_logic);
end c60;
count1="0000";count2="0000";
elsif clk'event and clk='1' then
if count_en='0' then
count1=count1+'1';
if count1 ="1001" then
count1="0000";count2=count2+1;
end if ;
if count2 ="0101" and count1 ="1001" then
count2="0000";car='1';
else car='0';
end if ;
end if ;
end if ;
end process;
dout1=count1;dout2=count2;
end ;
4、实现报时器功能的程序：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_UNSIGNED.all;
entity bijiaoqi is
port(minu1,minu2,hour1,hour2,fen0,fen1,shi0,shi1:in std_logic_vector(3 downto 0);
baoshi:out std_logic);
end ;
architecture rtl of bijiaoqi is
begin
process(minu1,minu2,hour1,hour2,fen0,fen1,shi0,shi1)
begin
if hour1=shi0 and hour2=shi1 and minu1=fen0 and minu2=fen1 then
baoshi='1';
else baoshi='0';
end if;
end process;
end;
6、实现定时功能的程序：
library ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY dingshi IS
PORT (hour,SET: IN STD_LOGIC;
hour0,hour1 : out std_logic_vector(3 downto 0));
END dingshi;
architecture rtl of dingshi is
signal n:std_logic;
signal count3,count4 :std_logic_vector(3 downto 0);
begin
process(set,hour,n)
begin
n=hour and set;
if n' EVENT AND n='1' THEN
if count4="0010" and count3="0011" then
count4="0000";count3="0000";
else count3=count3+1;
if count3="1001" then
count4=count4+1;
count3="0000";
end if;
end if;
end if;
end process;
hour0=count3;hour1=count4;
end;
用模拟电路实现T触发器功能
触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。触发器有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。1.基本RS触发器图1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和保持三种功能。通常称为置“1”端，因为 =0时触发器被置“1”；为置“0”端，因为=0时触发器被置“0”。当==1时状态保持，当==0时为不定状态，应当避免这种状态。基本RS触发器也可以用两个“或非门”组成，此时为高电平有效。 图1 二与非门组成的基本RS触发器（a）逻辑图 (b) 逻辑符号基本RS触发器的逻辑符号见图1(b)，二输入端的边框外侧都画有小圆圈，这是因为置1与置0都是低电平有效。 2、 JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚逻辑图如图2所示；JK触发器的状态方程为： 图2 JK触发器的引脚逻辑图其中，J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。和为两个互补输入端。通常把=0、=1的状态定为触发器“0”状态；而把=1，=0定为“1”状态。JK触发器常被用作缓冲存储器，移位寄存器和计数器。3、 T触发器在JK触发器的状态方程中，令J=K=T则变换为： 这就是T触发器的特性方程。由上式有：当T=1时，; 当T=0时，即当T=1时，为翻转状态；当T=0时，为保持状态。4、 D触发器在输入信号为单端的情况下，D触发器用起来更为方便，其状态方程为： 其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多型号可供各种用途的需要而选用。如双D（74LS74，CC4013），四D（74LS175，CC4042），六D（74LS174，CC14174），八D（74LS374）等。图3为双D（74LS74）的引脚排列图。图3 74LS74的引脚排列图5、 触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但是可以利用转换的方法获得具有其它功能的触发器。三. 实验内容：1、对D触发器（7474）和JK触发器（74112）分别写出特征方程、进行波形仿真并掌握PRN和CLRN的用法、下载到实验箱验证并掌握脉冲信号的获取。2、用与非门组成一个同步T触发器；画出电路测试图；写出特征方程，并对其进行逻辑功能仿真和下载验证；分析它的逻辑功能和特点。3、将D触发器转换成JK触发器（用7474和门电路实现74112的功能）4、将JK触发器转换成D触发器（可用74112实现D触发器的功能）。5、将T触发器→JK触发器（用TFF和门电路实现JKFF的功能） 四、实验步骤： 1、 画出电路测试图；2、 进行仿真；3、 延时分析；五、 实验结果：1对D触发器（7474）和JK触发器（74112）分别写出特征方程、进行波形仿真并掌握PRN和CLRN的用法① 电路测试图D触发器 特征方程：Q*=DJK触发器 特征方程：Q*=JQ’+ QK’② 仿真波形：D触发器JK触发器下载: