流水灯焊接实验报告总结(流水灯焊接心得体会)

单片机原理流水灯实验报告

单片机原理流水灯实验报告：

本实验的目的是通过使用单片机，来实现流水灯的功能。实验中，使用了AT89C51单片机，通过设置定时器，实现了不同的流水灯灯序，并使用外部中断按键，来控制流水灯的开关。实验的结果表明，单片机通过定时器和外部中断按键，可以实现流水灯的功能。

拓展：本实验的

拓展可以包括，使用其他单片机，如STC89C52、STM8S103等，来实现流水灯的功能；另外，可以在实验中增加按键，实现不同的灯序变化；可以添加LCD显示屏，显示当前灯序；还可以通过设置定时器，实现时间控制，实现定时开启和关闭流水灯。

流水灯实训报告

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希望对你有帮助

实训项目（一） 流水灯 1. 实验目的通过此实验让用户进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及Ver－ilog HDL的编程方法;学习简单时序电路的设计和硬件测试.2. 实验内容本实验的内容是建立可用与控制LED流水灯的简单硬件电路,要求在SmartSOPC实验箱上实现LED1-LED8发光二极管流水灯显示.3. 实验原理(1) 在引脚上周期性地输出流水数据,如原来输出的数据是11111100则表示点亮LED1、LED2.流水一次后,输出数据应该为11111000,而此时则应点亮LED1~LED3三个LED发光二极管,这样就可以实现LED流水灯.为了观察方便,流水速率最好在2Hz左右.在QuickSOPC核心板上有一个48MHz的标准钟源,该时钟脉冲CLOCK与芯片的28脚相连.为了产生2Hz的时钟脉冲,在此调用了一个分频模块,通过修改分频系数来变改输出频率.当分频系数为24×10时,输出即为2Hz的频率信号.(2) int_div分频模块说明: int_div模块是一个占空比为50%的任意整数分频器.输入时钟为clock,输出时钟为clk_out.其中F_DIV为分频系数,分频系数范围为1~2N(n=F_DIV_WIDTH).若要改变分频系数,则改变参数F_DIV和F_DIV_WIDTH到相应范围即可.在本例中输入时钟频率为48MHz,要得到2Hz的信号,分频系数应为48×10/2=24×10.对于分频系数为24×10的数需要一个25位宽的计数器.在以后的实验中还会多次用到这个模块,用户可以分析它的基本原理.4. 实验步骤(1) 启动QUARTUSⅡ建立一个空白工程,然后命名为.(2) 新建VerilogHDL源程序文件ledwater.v,输入程序代码并保存,然后进行综合编译.若在编译过程中发现错误,则找出并更正错误,直到编译成功为止.(3) 从设计文件创建模块,由ledwater.v生成名为ledwater.bsf的模块符号文件.(4) 将光盘中EDA_component目录下的int_div.bsf和int_div.v拷贝到工程目录.(5) 新建图形设计文件命名为led_wter.bdf在空白处双击鼠标左键,在sym-bol对话框左上脚的的Iibraries中,分别将projet下的ledwater和int_div模块放在图形文件ed_wter.bdf中,加入输入、输出引脚,双击各引脚符号,进行引脚命名.将与ledwater模块led[7..0]连接的引脚命名为led[7..0],与int_div模块clock连接的引脚命名为clock. int_div模块的clk_out与ledwater模块的clk相连接.双击int_div的参数框,并修改参数,将F_DIV的值改为24000000, F_DIV_WIDTH的值改为25,单击“确定”按扭保存修改的文件的参数如果led_water.bdf中部能看到参数设置框，可在空白处右击鼠标，选择Show Parameter Assignments命令来显示参数设置框。(6) 选择目标器件并对相应的引脚进行锁定，正在这里所选择的器件为Altera公司Cyclone系列的EP 1C6Q240C8芯片，引脚锁定方法如表3.1所列。将未使用的引脚设置为三态输入（一定要设置，否则可能会损坏芯片）。 表3.1 引脚锁定方法 信号引脚 信号引脚1C61C12EDA1C61C12EDALed[0]505050led[5]474747led[1]535353led[6]484848led[2]545454led[7]494949led[3]555555clock282828led[4]176176176 (7) 将led_water.bdf设置为顶层实体。对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。(8) 最后将跳线短接帽跳接到smartSOPC实验箱上JP6的LED0~LED7，使LED1~LED8 分别与FPGAD的引脚50、53~55、176和47~49相连。将AlteraByteBlasterⅡ下载电缆的两端分别接到PC机的打印机并口和QuickSOPC核芯板上的JTAG下载口上，打开电源，执行下载命令，把程序下载到FPGA器件中，此时，即可在smartSOPC实验箱上看到流水灯。(9 更改分频模块(int_div)的分频系数，并重新编译下载，观察流水灯的变化。 5. 实验参考程序 程序清单3.2ledwater.v Module ledwater(led,clk); //模块名ledwaterOutput[7:0]led; //定义LED输出口Input clk; //定义时钟输入口Reg[8:0] led_r; //定义输出寄存器Assign led=led_r[7:0]; //寄存器输出always@(posedge clk) //在时钟上升沿触发进程beginled_r=led_r1; //是，则输出左移一位if(led_r==9`d0) //循环完毕吗？led_r=9`b11111111; //是，则重新赋初值endendmodule 6. 日积月累(1) 思考：如何实现左流水灯或其他花样流水呢?用户自己动手试试。(2) REG数据类型：由两大类数据类型，线网类型和寄存器类型。REG是最常见的寄存器类型，形式如下：REG[msb:lsb]reg1,reg2,…regN;其中，msb和lsb定义了范围，并且均匀为常数值表达式。范围定义是可以选的。如果没有定义范围，默认值为1位寄存器。 reg数据类型的默认初始值是不定值X，它可以赋正值，也可以赋负值。当一个reg类型数据是一个表达式中的操作数时，他的值被当作是无符号值，即正值(如意个4)为寄存器被赋值-1，则在表达式中进行运算时，其值被认为是+15)。 reg型只表示被定义的信号将用在always块内，理解这一点很重要。并不是说reg 型信号一定是寄存器或触发器的输出。虽然reg型信号常常是寄存器或触发器的输出，但并不一定总是这样，只有在时序逻辑中他对应的才是寄存器，而在组合逻辑中他则表达一个节点。(3)按照上述管工程进行编译，会出现“warning: found pins functioning as undefined clocks and/or memory enables Info: Assuming node ”clock” is an undefined clock”的警告，大概意思是指发现clock节点没有定义成时钟信号。消除这个警告的方法如下： ①选择assignments→timing settings命令，在弹出的对话框中的clockseteings选项区中选中settingsfor individual clock signals项。 ②对clocks进行设置，在弹出的对话框中单击按钮添加节点，按图中所示进行设置。图中requiredfmax 为系统需求的最大时钟频率，在这里填50HZ即可。 ③设置好之后连续单击OK按钮保存设置，最后再进行编译，原先的warning就会消除。以上的操作是将“clock”加入时钟域。如果“clock”不是一个时钟信号，可将设置属性改为“not a clock ”,也可以消除warning。

单片机流水灯怎么写实验报告

你当然是可以选择自己的报告啊，可以通过自己实验的报告里面直接写自己的流水账单，之后就可以用了。