包含VERILOGASSIGN的词条

http://www.itjxue.com  2024-06-12 14:43  来源:IT教学网  点击次数: 

怎样理解Verilog中的assign

assign表示连续赋值,且被赋值的变量只能是wire型的。

直接用法就是强制赋值/持续赋值,将wire或reg的值持续赋给另一个wire型(reg型不能用assign),物理层面上就是将assign等号左右两边用一根线连起来。

assign语句是一个连续赋值语句,一直处于激活状态。只要右边的任何一个操作数发生改变,表达式就会被立刻重新计算,并且将结果赋值给左边的变量。左边的变量只能用wire型。

连接WIRE,给WIRE 型“变量” 赋值。

(责任编辑:IT教学网)

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